随着各类前沿高性能应用对算力、内存容量、存储速度和高效互连的需求持续攀升，传统大芯片架构的设计和能力越来越难以及时满足这些需求。Chiplet集成技术的出现开辟了一条切实可行的路径，使得各个厂商能够在芯片性能、成本控制、能耗降低和设计复杂性等方面实现新的突破。
作为Chiplet集成的关键标准之一，UCIe以开放、灵活、高性能的设计框架为核心，实现了采用不同工艺和制程的芯粒之间的无缝互连和互通。通过统一的接口和协议，UCIe可大幅降低同构和异构芯粒集成的设计复杂度，使设计人员能够更加专注于各个芯粒的功能实现和优化，从而加速产品开发进程。
UniVista UCIe IP产品已在智算、自动驾驶、AI等领域的知名客户的实际项目中得到广泛应用和验证，在真实场景中展现出卓越的性能表现和稳定可靠的品质。合见工软UCIe IP先进制程测试芯片现已成功流片，成为IP领域第二个经由硬件验证过的先进制程UCIe IP产品。
产品特性
- 全面的接口支持：支持FDI、AXI、ACE和CXS.B等多种总线接口；支持标准封装和先进封装；在标准电压下，最高速度可达24Gbps；支持1、2、4多模块配置
- 先进的封装技术：标准封装支持Solder Ball和Copper Pillar Bump，Bump Pitch支持150 um、130 um和110 um；先进封装支持Micro Bump，Bump Pitch支持45 um至55 um
- 出色的性能指标：误码率（BER）小于10^-27（开启CRC重传机制），端到端延迟（Tx FDI到Rx FDI）低至2 ns至4 ns
- 灵活的配置选项：可配置的通道插入损耗，标准封装最长支持50 mm；可编程链路初始化和训练，采用嵌入式处理器，支持标准版本升级；可选CXS.B、AXI接口或UCIe FDI接口
- 丰富的技术积累：协议层可以支持自主研发的PCIe/CXL控制器和以太网解决方案
- 广泛的制程支持：支持从4nm到12nm的先进制程
- 低功耗设计：功耗低至0.5pJ/bit
- 灵活的设计布局：标准封装支持单排设计和叠层设计；叠层设计可以通过更多层的基板设计支持更高的带宽密度；标准封装的版本可以同时支持D2D（Die-to-Die）和C2C（Chip-to-Chip）的应用
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